Verilog HDLについての質問です。詳しい先輩方お願いします。
(62256互換の)SRAMへのリード・ライトアクセスなんですけど
クロックの立ち上がりだけじゃなく立ち下がりタイミングにも
状態遷移させて2クロックでリード・ライトする方法無ですか？
Xilinx ISE 9.1環境でターゲットがSpartan 3E 250s vq100なんですけど
Z80のメモリリード・ライトタイミングチャートを習って
always @(posedge CLK or negedge CLK) ...
で記述しようとすると
>The logic for <nWR> does not match a known FF or Latch template.
みたいなことになります。
posedge CLKだけならいけるんですけど、それだと４クロックサイクルかかるので
できれば2クロックサイクルで終わらせたいです。
よろしくお願いします。
