【Xilinx】俺専用FPGAとHDLまとめスレsample1.v【Altera】

1：佐野：2010/03/17(水) 04:45:47: 俺専用で特にVerilogHDLについてまとめるスレです。
Xilinxから使いだしたので、論理合成ツールはISE WebPack
シミュレーションツールはMODEL-SIMを使います。

電子工学とかLSI設計に興味のある人がいれば雑談にも使えます。
2：佐野：2010/03/17(水) 04:46:32: そういえばレス数10000だったね。パート1とかいらなかったんじゃ...
3：佐野：2010/03/17(水) 04:47:11: さて、とりあえず寝よう。ﾈﾑｲ…。
4：名無しさん：2010/03/17(水) 07:01:14: 見守ってやんよ！
5：佐野：2010/03/18(木) 18:22:33: >>4
どうもありがと。
6：佐野：2010/03/18(木) 18:31:39: FPGAって何？
→Field Programable Gate Arrayの略。
昨今のデジタルLSIを設計するにあたっては、まさか数十万個単位のトランジスタを1個1個組み立てていくわけにはいかない。
なので、ある程度汎用性がある微小回路をたくさんまとめて敷き詰めておく。
実現したい論理回路をプログラムの形で記述し、プログラムによって微小回路の接続を変更できる様にしたもの。
PLD(Programable Logic Array)の一種。
7：佐野：2010/03/18(木) 18:37:11: VerilogHDLはLSI設計をする際に用いられるHDL(Hardware Description Language:ハードウェア記述言語）の一種。
他にもVHDLなどあるが、おもにVHDLとVerilogHDLが主流。
8：佐野：2010/03/18(木) 18:42:42: 通常プログラムというと、CPUによって解釈されて実行されるため逐次処理（上から順に実行する）が、
ハードウェアは例えば『１つの入力が分岐して』２つの回路に入力されれば、これらは『並列に処理される』ところに違いがある。
当然HDLではハードウェアを記述できるので、CPUをHDLで設計することも可能。
9：佐野：2010/03/18(木) 18:52:03: VerilogHDLではmoduleを記述の最小構成単位として扱う。記述はCに似ている。

例：1入力1出力で、入力にHi（高い電圧）を与えると出力がLo（低い電圧）、逆も然りな回路（NOT回路）

module TEST_NOT(test_input,test_output);　//moduleに続いてモジュール名（ポートリスト）

　　　input test_input;　　　　　　　　　　//どれが入力か出力かの宣言
　　　output test_output;

　　　wire test_input;　　　　//wire：配線信号であることの宣言
wire test_output;

　　　assign test_output = ~test_input;　//assignは接続（継続的代入文）~は反転を意味する。
endmodule　　　　　　　　　　　　　　　　//moduleで始まりendmoduleで終わる。

1ビットの入力信号で、入力が反転した1ビットの出力信号を得る。
10：佐野：2010/03/18(木) 18:53:05: メモ帳でタブ打っても半角スペースが反映されないのってつらいよね。

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